AMD 公布 Zen 6 CPU 细节

AMD 披露了 Zen 6 CPU 家族的细节。从表面看，Zen 6 是 Zen 5 的自然演进，核心扩展了乱序执行结构以及其它方面的迭代改进。但深入内部会发现 AMD 对核心的多个方面进行了重构，其改进类似从 Zen 1 到 Zen 2。 Zen 6 分支预测错误开销从 Zen 5 的 3.5-4 纳秒缩短到了 3-3.5 纳秒，降低了分支预测错误延迟。Zen 6 能在 L1 指令缓存内实现每周期处理 2 个分支，指令足迹超出 L1 缓存容量后会降至每周期处理 1 个分支，Zen 6 主要提升了分支目标缓冲器（BTB）的速度而非容量。Zen 6 的分支预测单元精确度接近 Zen 5，执行速度则更快。Zen 5 单线程只能使用一个解码集群，而 Zen 6 提升到了单线程能使用两个解码集群。Zen 6 在整数运算上恢复了 Zen 4 的 NOP（空操作）配对机制，每时钟周期最多可处理 16 个 NOP，配备相同的 6 个算术逻辑单元 Zen 6 每时钟周期可完成 5.96 次 64 位加法运算而 Zen 5 为 5.25 次。AMD 将整数乘法单元的数量从 3 个减少到了 2 个，理由是 3 个整数乘法单元带来的性能提升不足以抵消占用的芯片面积成本。Zen 5 的经典核心（Classic cores）与高密度核心（Dense cores）在架构上几乎完全相同，区别在于单个 CCD 内的核心数量以及每个核心所分配的 L3 缓存大小。但 Zen 6 家族发生了变化。AMD 对 Zen 6 与 Zen 6c 进行了架构的差异性设计，Zen 6c 部分乱序执行结构的容量更大，能同时处理更多的指令，更好应对较高的延迟。Zen 6 优化了高频，而 Zen 6c 能更好容忍较高的内存延迟。Zen 6 和 Zen 6c 分别采用 12 核和 32 核的 CCD 设计，每个核心均配备 4 MB 的 L3 缓存。12 核 CCD 拥有 48 MB 的 L3 缓存，32 核 CCD 拥有 128 MB。L3 缓存延迟从 Zen 5 的约 47 个周期增加到 Zen 6 的 55 个周期和 Zen 6c 的 66 个周期，原因可能是缓存容量的增大以及网格互连节点数量的增加。Zen 6 通过更高的时钟频率抵消了延迟增幅，Zen 6c 则因为低时钟频率以及更大的 CCX 显著增加了延迟。AMD 的测试显示 zen 6 整数运算提升 14% 浮点提升 11%，Zen 6c ipc 提升 20%。